FPGA入门实战：用DE10-Lite开发板复刻经典七人表决器电路

FPGA入门实战用DE10-Lite开发板复刻经典七人表决器电路第一次接触FPGA开发时很多人会被Verilog语法、开发工具链和硬件约束搞得晕头转向。其实最好的学习方式就是找一个具体项目动手实践。今天我们就以Intel DE10-Lite开发板为硬件平台用最直观的方式实现一个七人表决器电路。这个经典案例不仅能帮你理解数字逻辑设计的基本思想还能掌握Quartus Prime开发全流程。选择DE10-Lite开发板主要考虑三点一是价格亲民约100美元二是自带丰富外设10个滑动开关和8个LED三是完全支持免费的Quartus Prime Lite版。我们将用板载的SW0-SW6开关模拟七人投票用LEDR0显示表决结果。当4个以上开关拨到ON位置时LED点亮表示议案通过。1. 开发环境准备在开始编码前需要准备好软硬件环境。硬件方面除了DE10-Lite开发板还需要一条USB-Blaster下载线通常随板附赠。软件方面需要Quartus Prime Lite EditionIntel官方提供的免费版本支持DE10-Lite所有功能USB-Blaster驱动用于连接开发板与电脑ModelSim-Intel FPGA Starter Edition进行功能仿真的轻量级工具安装时特别注意Quartus安装包约15GB建议预留足够磁盘空间勾选Devices时确保包含Cyclone V系列DE10-Lite搭载的是5CSXFC6D6F31C6芯片安装完成后在设备管理器检查USB-Blaster驱动是否正常提示首次连接开发板时需将电源开关拨到USB位置通过USB供电。JTAG模式选择开关应拨到RUN。2. 创建Quartus工程启动Quartus Prime后按照以下步骤创建新项目File → New Project Wizard设置工程路径和名称如voter7_de10lite选择设备型号Cyclone V → 5CSXFC6D6F31C6跳过EDA工具设置暂时不需要第三方工具完成向导接下来需要添加Verilog设计文件// File: voter7.v module voter7 ( input [6:0] sw, // 对应7个开关输入 output led // 表决结果输出 ); assign led (sw[0]sw[1]sw[2]sw[3]sw[4]sw[5]sw[6]) 4; endmodule这段代码的精妙之处在于使用加法器自动统计同意票数比较器直接输出表决结果完全用数据流建模方式描述无需复杂的状态机3. 引脚分配与硬件连接DE10-Lite开发板的物理资源与我们的设计需要完美匹配FPGA引脚开发板标记功能说明PIN_C10SW0投票人1输入PIN_C11SW1投票人2输入PIN_D12SW2投票人3输入PIN_C12SW3投票人4输入PIN_A12SW4投票人5输入PIN_B12SW5投票人6输入PIN_A13SW6投票人7输入PIN_A8LEDR0表决结果输出在Quartus中进行引脚分配有两种方式GUI方式通过Assignment Editor可视化配置TCL脚本方式创建.qsf文件直接写入约束推荐使用TCL脚本方式便于版本管理# File: voter7.qsf set_location_assignment PIN_C10 -to sw[0] set_location_assignment PIN_C11 -to sw[1] set_location_assignment PIN_D12 -to sw[2] set_location_assignment PIN_C12 -to sw[3] set_location_assignment PIN_A12 -to sw[4] set_location_assignment PIN_B12 -to sw[5] set_location_assignment PIN_A13 -to sw[6] set_location_assignment PIN_A8 -to led4. 功能仿真与调试在下载到开发板前建议先进行功能仿真验证逻辑正确性。ModelSim的基本使用流程在Quartus中设置仿真工具Assignments → Settings → EDA Tool Settings → Simulation创建测试激励文件// File: tb_voter7.v timescale 1ns/1ns module tb_voter7; reg [6:0] sw; wire led; voter7 uut (sw, led); initial begin // 测试用例14人同意 sw 7b1111000; #10; // 测试用例23人同意 sw 7b1110000; #10; // 随机测试 sw $random; #10; $stop; end endmodule运行仿真后在波形窗口可以观察到当sw中有4个以上高电平时led输出高否则led保持低电平常见调试技巧使用$display在仿真时打印中间变量值对复杂设计可添加SignalTap逻辑分析仪遇到时序问题时检查时钟约束是否合理5. 下载与硬件验证完成编译CtrlL后生成.sof配置文件通过USB-Blaster下载到开发板连接开发板并打开电源在Quartus中打开ProgrammerTools → Programmer添加生成的.sof文件确保编程硬件显示为USB-Blaster点击Start开始下载实际操作演示将SW0-SW6中的任意4个或更多开关拨到ON位置向上观察LEDR0会自动点亮少于4个开关ON时LEDR0熄灭如果遇到LED不亮的情况按以下步骤排查检查开发板供电是否正常PWR灯亮确认JTAG模式开关在RUN位置重新插拔USB线尝试再次下载用万用表测量LED对应引脚电压6. 进阶优化方向完成基础功能后可以考虑以下扩展性能优化// 使用并行前缀加法器优化关键路径 wire [2:0] sum1 sw[0]sw[1]sw[2]; wire [2:0] sum2 sw[3]sw[4]sw[5]sw[6]; assign led (sum1 sum2) 4;功能扩展添加表决结果锁存功能按下按键时保存当前状态增加声音提示通过板载蜂鸣器显示具体同意人数用7段数码管时序约束示例# 创建时钟约束假设使用50MHz板载时钟 create_clock -name clk -period 20 [get_ports clk] # 设置输入延迟 set_input_delay -clock clk 2 [get_ports sw[*]] # 设置输出延迟 set_output_delay -clock clk 1 [get_ports led]实际项目中我发现在Cyclone V器件上这个设计最高可以运行在约150MHz时钟频率。对于表决器这类组合逻辑电路关键路径通常出现在加法器链路上。通过流水线化设计可以进一步提升性能但会引入一个时钟周期的延迟。