1. 项目概述一位芯片老兵的CMOS缩放宣言在半导体这个日新月异的行业里每隔几年就会听到“摩尔定律已死”的论调。这几乎成了一个周期性出现的“行业寓言”。但如果你在2014年有机会和吉姆·凯勒Jim Keller——这位先后在AMD、苹果、特斯拉等巨头主导过划时代芯片设计的传奇架构师——聊上几分钟你会听到截然不同的声音。在他看来这不过是又一个“常青”的预言一个被反复提及却从未真正终结的故事。当时他正重返AMD肩负着为这家公司设计新一代x86和ARM核心以及SoC的重任目标是在一个竞争格局已然巨变的时代里再次为AMD找到差异化的立足点。这篇文章就是基于那次短暂却信息量巨大的访谈结合我自身在芯片设计领域十多年的观察对凯勒当时观点的一次深度解读和延伸。我们不仅要看他说了什么更要理解在14/16纳米节点那个关键时期一位顶尖工程师是如何看待技术挑战、团队变迁以及未来方向的。这对于任何关注高性能计算、半导体工艺演进或复杂系统设计的从业者来说都是一次难得的“窥探大师思维”的机会。2. 摩尔定律的“生死”之争一个工程问题而非物理极限2.1 历史周期律与需求驱动的创新引擎吉姆·凯勒对“摩尔定律终结论”的不屑并非盲目乐观。他的信心源于对行业历史周期的深刻理解。他指出了一个关键现象计算性能的增长与应用程序的需求之间存在一种动态的、相互追赶的“跷跷板”关系。当芯片性能提升到足以流畅运行当前所有主流应用时市场往往会短暂地出现“性能过剩”的错觉。然而这种平静很快就会被新一轮的应用革命打破。回顾历史从图形用户界面到3D游戏从高清视频到如今的4K/8K流媒体、实时光线追踪和大型AI模型推理每一次应用范式的跃迁都瞬间吞噬了之前看似富裕的计算资源让硬件再次显得“不够快”。注意这里存在一个常见的认知误区。很多人将摩尔定律狭义地理解为“晶体管数量每18-24个月翻一番”。实际上其更核心的内涵是“单位成本下的计算能力持续指数级增长”。凯勒的乐观正是基于对“计算能力”这个最终目标的执着而不仅仅是晶体管密度。当平面工艺遇到瓶颈时工程师们会转向立体结构如FinFET当光刻技术受限时多重曝光、EUV等技术便应运而生。问题的关键始终在于是否有强烈的市场需求和足够的商业回报来驱动整个产业链投入巨资寻找新的解决方案。2.2 2014年的十字路口FinFET与多重曝光工艺的实战凯勒发表这番言论的2014年行业正处在从28nm平面工艺向14/16nm FinFET工艺迁移的关键节点。这是晶体管结构的一次根本性变革。平面工艺下栅极只能从顶部控制沟道当尺寸微缩到20nm以下时漏电流急剧增加导致功耗失控。FinFET鳍式场效应晶体管则将沟道竖立起来形成三面被栅极包围的“鳍”状结构大大增强了栅极的控制能力从而在更小尺寸下有效降低漏电。然而工艺的变革带来了巨大的设计挑战。凯勒提到他的团队需要“克服FinFET晶体管带来的垂直方向上的缩放挑战”。这具体指的是什么寄生参数建模的复杂性FinFET的三维结构使得寄生电容和电阻的提取与建模变得异常复杂。传统的二维模型不再适用设计工具必须升级到支持三维寄生参数提取否则芯片的性能和功耗预测会严重失准。设计规则的大幅增加FinFET工艺引入了大量与“鳍”相关的设计规则例如鳍的间距、高度、宽度、以及鳍与栅极的交叠方式等。物理设计工程师必须严格遵循这些规则任何违规都可能导致晶体管失效或性能不达标。工艺角Corner的爆炸由于制造工艺的波动需要模拟在不同工艺、电压、温度PVT角下的芯片行为。FinFET工艺的变量更多导致需要分析的工艺角数量呈指数增长这对验证流程和计算资源提出了极高要求。与此同时凯勒认为当时另一个重大挑战——为14/16nm节点所必需的多重曝光Multi-Patterning光刻技术——“已基本解决”。这是一个非常关键的判断。当特征尺寸小于光刻机光源的波长时单次曝光无法形成清晰的图形必须将一层版图拆分成两套甚至更多套掩模通过多次曝光和刻蚀来共同完成。这不仅仅增加了掩模成本更对设计端提出了“颜色分解”Layout Decomposition的要求即工具必须能自动将版图拆分到不同的掩模上并确保最终图形能正确合并且不会因对准误差产生致命缺陷。凯勒团队的“其他专有技巧”很可能就包括了在架构和电路层面预先考虑分解友好性的设计方法以及与EDA工具厂商深度合作定制的分解流程。3. 芯片设计团队的形态演变从电路工匠到软件军团凯勒在访谈中透露的一个细节极其生动地反映了过去二十年间芯片设计行业工作重心的迁移“大约三分之二的团队成员每天以编写软件为生。” 这对于不熟悉现代芯片设计流程的人来说可能感到诧异。芯片设计不是应该围着电路图和版图转吗事实上软件已成为贯穿芯片诞生全生命周期的血液。3.1 设计流程的软件化与自动化架构探索与建模在RTL寄存器传输级代码编写之前架构师会使用C/C、SystemC或更高级的领域特定语言如Chisel来搭建周期精确或事务级的功能模型。这个模型可以快速模拟用于评估不同架构选择如缓存大小、总线宽度、核心数量对性能、面积和功耗的影响。这就是凯勒所说的“可验证的规格”它让架构决策从基于经验的艺术更多地向基于数据的科学转变。RTL实现与验证这是软件工程师占比最高的环节。RTL设计本身使用硬件描述语言Verilog/VHDL其思维方式与软件编程有相通之处。而验证工作其代码量通常是设计本身的5到10倍。庞大的验证团队使用SystemVerilog、UVM等方法学构建复杂的测试平台编写数以万计的测试用例并运用形式验证、仿真加速等技术以确保数十亿个晶体管的芯片在第一次流片时就能基本正常工作。物理实现的算法核心虽然最终输出是几何图形版图但现代布局布线工具的核心是极其复杂的算法软件。从全局布局、时钟树综合、到详细布线和时序优化每一步都依赖于强大的计算软件。设计团队需要编写大量的脚本Tcl, Python来驱动这些工具流程并分析海量的结果数据。3.2 团队结构的消长电路设计师与DFT工程师与此相对应的是传统电路设计团队的“萎缩”。凯勒提到过去需要一个40人的电路设计团队来完成的主要微处理器设计规模已经缩小。这并不是说电路设计不重要了而是因为标准单元库的成熟对于数字逻辑的大部分设计师不再需要从晶体管级开始手工绘制每一个逻辑门。晶圆厂或第三方IP公司提供的标准单元库已经经过了充分的电路级优化和表征。设计师的工作更多是在RTL层面进行优化以及为一些对性能、功耗有极致要求的关键路径如高频时钟路径、敏感模拟接口进行定制电路设计。工具自动化程度的提升综合工具能够自动将RTL代码映射到标准单元并在面积、时序、功耗之间进行权衡。许多原本需要手工干预的电路优化任务现在可以由工具在算法指导下完成。另一方面凯勒指出增长最快的是设计制造DFM和测试DFT团队。这恰恰呼应了工艺复杂度的提升。DFM工程师需要深入理解制造工艺的细节在设计中主动加入冗余通孔、考虑化学机械抛光效应、优化金属填充图案等以提高芯片的良率。DFT工程师则负责在芯片中插入扫描链、内建自测试逻辑、内存BIST等结构确保芯片在生产出来后能够被高效、低成本地测试筛选出缺陷品。在先进工艺下DFM和DFT不再是设计完成后的“附加步骤”而是必须从设计初期就统筹考虑的关键组成部分。4. 产业模式变迁从IDM到Fabless的协同挑战凯勒怀念“过去的好日子”那时定制工艺和处理器设计是同步进行的。他指的是像英特尔这样的IDM模式。在这种模式下设计团队和工艺研发团队同属一家公司可以进行紧密的、迭代式的协同优化。设计团队可以为了追求更高性能而向工艺团队提出“定制需求”比如某种特殊的晶体管结构或金属层堆叠方案工艺团队也可以提前将制造中的瓶颈反馈给设计团队让其在设计规则上提前规避。如今包括AMD在内的绝大多数公司都采用了Fabless模式。设计公司与台积电、三星等晶圆代工厂分离。这带来了一种新的协作范式早期技术接入如凯勒所说作为大客户他们能“提前看到即将到来的技术”。这指的是在某一代工艺节点如3nm尚未正式量产前Fabless公司就能通过早期工艺设计套件或技术研讨会了解该节点的基本电学特性、设计规则和预期性能。这为架构的提前规划和IP开发提供了可能。设计工艺协同优化虽然无法像IDM那样深度定制但代工厂会提供多个版本的工艺平台例如高性能版本、低功耗版本、高密度版本。设计公司需要根据产品定位是服务器CPU还是手机SoC来选择合适的平台。此外双方会在标准单元库、内存编译器、IO接口等基础IP上进行合作开发以达到在该工艺节点上的最优PPA。挑战与应对这种模式的挑战在于设计团队必须面对一个“黑盒”式的工艺许多物理效应的细节无法完全掌控增加了设计的不确定性。为此Fabless公司必须投入更多资源在工艺角分析、蒙特卡洛仿真和硅后验证上以覆盖制造波动带来的风险。同时与代工厂建立深度的、基于信任的合作伙伴关系及时沟通问题变得至关重要。5. 展望未来节点成本与价值的博弈访谈最后凯勒提到了对10nm节点的“模糊乐观”理由很简单——“它有更多的晶体管”。这句看似玩笑的话点出了摩尔定律延续的本质密度提升带来功能集成和性能提升的可能性。然而正如当时一位评论者敏锐指出的“10nm的问题不是晶体管数量而是它们的成本。”这引出了先进工艺下最核心的矛盾经济性缩放。晶体管确实可以做得更小、更密但每个晶体管的制造成本是否还在下降在28nm之后单个晶体管的成本下降曲线已经明显放缓到了7nm、5nm节点制造成本尤其是EUV光刻机的天价投资和复杂的多重曝光流程急剧上升。因此推动行业向更先进节点迈进的不再是“更便宜的计算”而是“在可接受的成本内实现前所未有的功能或性能”。这对于芯片设计者意味着设计哲学的转变异构集成与Chiplet不再执着于将所有功能都塞进同一片大尺寸的单一芯片上而是采用Chiplet技术将大芯片分解为多个较小、用更成熟或更合适工艺制造的小芯片再通过先进封装集成在一起。这可以大幅提高良率、降低成本并实现“混合工艺”的优势。架构创新重于工艺红利当工艺红利衰减通过微架构创新来提升性能功耗比就显得更为重要。例如更智能的缓存层次、更高效的多核互联、针对特定负载的加速器如AI、视频编解码等。系统级优化设计视野必须从芯片本身扩展到整个系统包括封装、供电、散热、内存和IO子系统。通过系统级的协同设计来弥补单一芯片在工艺上面临的瓶颈。6. 给从业者的启示与实操思考回顾吉姆·凯勒十年前的这场访谈其观点在今天依然极具启发性。对于身处这个行业的工程师无论是做架构、前端设计、验证还是后端实现以下几点心得值得分享拥抱软件技能硬件工程师的软件能力从未像今天这样重要。熟练掌握Python、Tcl用于自动化脚本理解C用于性能建模甚至了解一些机器学习框架用于设计空间探索都将成为你的核心竞争力。不要把自己局限在传统的硬件描述语言里。深入理解工艺但不止于工艺作为Fabless设计师虽然不直接制造芯片但必须对目标工艺有深入的理解。要会阅读工艺设计手册理解关键的设计规则和物理效应。但同时要避免陷入“工艺决定论”。优秀的架构和电路设计可以在给定的工艺节点上实现远超平均水平的PPA。多思考如何在系统架构和算法层面化解工艺限制。重视验证与DFx芯片复杂度飙升使得第一次流片成功的压力巨大。验证和DFT不再是辅助角色而是项目成功的保障。尽早介入验证计划采用先进的方法学投资于验证基础设施和自动化。理解DFM和DFT的基本原理并在设计早期就与相关团队协作。培养系统思维未来的芯片设计大师一定是系统思维的大师。不仅要懂CPU核心还要了解互连网络、内存层次、加速器架构、封装技术、甚至软件栈的需求。拓宽自己的技术视野理解上下游才能做出真正有影响力的设计决策。吉姆·凯勒的职业生涯本身就是一部不断跨越边界、用工程创新应对挑战的教科书。他对摩尔定律“生死”的淡然背后是对工程技术解决问题能力的坚定信仰。在半导体这个永恒的攀登游戏中工艺节点是阶梯而架构与设计智慧才是决定我们能到达多高高度的真正力量。当行业再次为“后摩尔时代”感到焦虑时不妨回想一下这位老将的话问题永远存在但工程师的使命就是找到解决它的下一个“专有技巧”。